Úvod
Jazyk pro ověřování hardwaru má obvykle funkci podobnou pokročilému jazyku, jako je C ++ nebo Java, a zároveň poskytuje bitové provozní funkce, jako jsou jazyky pro popis hardwaru. Mnoho jazyků pro ověřování hardwaru může generovat omezenou náhodnou pobídku a poskytovat funkční strukturu pokrytí, která návrhářům pomáhá provádět komplexní ověřování hardwaru.
SystemverLOG, OpenVERA a Systemc jsou nejběžněji používané jazyky pro ověřování hardwaru. Mezi nimi je SystemverIlog více kombinován s jazykem popisu hardwaru s jazyky ověřování hardwaru podle jediného standardu.
Jazyk popisu hardwaru
V elektronice se jazyk popisu hardwaru (anglicky: Jazyk popisu hardwaru, HDL ) používá k popisu jazyka elektronický obvod (zejména digitální obvod), chování, systém digitálních obvodů lze popsat ve fázi přenosu registru, úrovni chování, úrovni logické brány atd. S rozvojem automatizační logiky lze pomocí těchto nástrojů identifikovat jazyky pro popis hardwaru a automaticky se převedou na tabulky sítě třídy logických hradel, takže jazyk popisu hardwaru lze použít k provedení návrhu systému obvodů a ověření obvodu pomocí funkce logické simulace. Jakmile je návrh dokončen, můžete pomocí logického integrovaného nástroje vygenerovat síťovou tabulku s nízkou abstraktní úrovní (třída dveří) (tj. tabulku zapojení).
Hardware Description Language může být podobný tradičním softwarovým programovacím jazykům, ale největší rozdíl je v tom, že první může popisovat charakteristiky časování hardwarového obvodu. Jazyky pro popis hardwaru jsou důležitou součástí elektronického systému automatizace návrhu. Malé až jednoduché spouštěče, velké až složité rozsáhlé integrované obvody, jako jsou mikroprocesory, lze popsat pomocí jazyků pro popis hardwaru. Mezi běžné jazyky popisu hardwaru patří Verilog, VHDL atd.
systemverilog
Proces návrhu a ověřování integrovaného obvodu (zejména velkého integrovaného obvodu), SystemverIlog je vyvinut společností Verilog Hardware description, jednotný jazyk ověřování hardwaru, první část je v podstatě rozšířením verze Verilog z roku 2005 a součástí vlastností funkčního ověřování je objektově orientovaný programovací jazyk. Objektově orientované vlastnosti jsou dobře kompenzovány za defekty tradičního Verilogu v oblasti ověřování čipů, zlepšenou opětovnou použitelnost kódu a zároveň umožňují ověřovacím technikům mít vyšší abstraktní úrovně než úrovně registrů, transakcí, jako monitorované objekty, což výrazně zlepšilo efektivitu ověřovací platformu.
Systemverilog byl přijat jako standard Electrical Electronics Engineer Society 1800-2009 a získal podporu běžných nástrojů pro automatizaci elektronického návrhu. Ačkoli žádný simulační systém nemůže plně podporovat všechny jazykové struktury zavedené v SYSTEMVERILANUAL, LRM, je obtížné zlepšit interoperabilitu testovací platformy, ale podporovat výzkum a vývoj kompatibility mezi platformami. Již probíhá. Postupně se objevilo několik ověřovacích metod, které standardizovaly moduly testovací platformy ve formě předdefinované třídy, a nyní se běžně ověřují nejnovější autentizační metody založené na systemverilog. Tato metodika zahrnuje především knihovnu tříd s otevřeným zdrojovým kódem a podporuje opakovaně použitelnou testovací platformu pro vývoj přednastaveného formátu pro ověření jádra IP. Mnoho poskytovatelů třetích stran začalo spouštět virtuální IP jádro založené na Systemverilog.
OpenVERA
OpenVERA je jazyk pro ověřování hardwaru, který je vyvinut a provozován společností Jindi Technology. Tento jazyk se používá hlavně k vytvoření testovací platformy pro hardwarové systémy. OpenVERA je základní součástí standardu IEEE1800 SYSTEMVERILOG, z čehož těží mnoho lidí zabývajících se návrhem polovodičových integrovaných obvodů, návrhem na systémové úrovni, IP jaderným návrhem a automatizací elektronického návrhu.
Systemc
systemc je počítačový jazyk založený na systémovém návrhu jazyka C++, sady knihoven a maker připravených v C++. Je to produkt, který se postupně vyvíjí s cílem zlepšit efektivitu návrhu elektronického systému. IEEE schválila standard IEEE1666-2005 v prosinci 2005.
typicky se systém skládá ze softwarové části a hardwarové části a část systému je implementována softwarově, zatímco další část funkce je implementována hardwarově. Raný systém je relativně jednoduchý, systémoví inženýři budou připraveni navrhnout, navrhnout, simulovat, implementovat a vylepšit softwarové inženýry a hardwarové inženýry a nakonec kombinovat softwarové části a hardwarové komponenty. Softwaroví inženýři používají programovací jazyky, jako je C a C++, protože tyto jazyky jsou specializované na popis procedur sériového provádění, a hardwaroví inženýři používají jazyky pro popis hardwaru, jako jsou VHDL a Verilog, protože tyto jazyky jsou popsány paralelně. Hardware, používaný k simulaci částí hardwaru. S neustálým vývojem elektronického systému se však struktura systému zvyšuje a existuje stále více systémových komponent, což vyžaduje, aby systémoví inženýři dobře rozuměli a ovládali celý systém, když jsou v sekundárním softwaru a hardwaru. Pro lepší rozdělení softwaru a hardwaru omezte ztráty a rizika zbytečných chyb v návrhu. S tím se rodí také SYSTEMC, protože splňuje potřeby softwarových a hardwarových synergií.
Systemc system a "jazyk C / C ++" v angličtině C K označení, že se jedná o jazyk návrhu systému založený na C / C ++ Jazyk.
K vývoji SYSTEMC přispělo mnoho vědeckých výzkumných týmů a počítačově podporovaného návrhového softwaru. V roce 1999 byla v roce 1999 založena Open SYSTEMC ITIATIVE (OSCI).
10. listopadu 2011 IEEE prošlo novým standardem SYSTEMC 2011: IEEE1666-2011.